IBM revela o primeiro chip com tecnologia de 5nm que tem 30 bilhões de transistores

Construído com um novo tipo de transistor gate-all-around, além de litografia ultravioleta extrema e revelado em um anúncio da IBM, o novo chip poderia oferecer um aumento de desempenho de 40% com a mesma energia, ou...

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Construído com um novo tipo de transistor gate-all-around, além de litografia ultravioleta extrema e revelado em um anúncio da IBM, o novo chip poderia oferecer um aumento de desempenho de 40% com a mesma energia, ou um consumo de energia 75% menor no mesmo nível de desempenho que seu antecessor, permitindo dispositivos mais potentes e menores.

A IBM e seus parceiros de pesquisa, Globalfoundries (que fabrica chips para a Qualcomm e a AMD, entre outras) e Samsung, que também são fornecedores de equipamentos de tecnologia, garantem terem desenvolvido um processo industrial de ponta para a construção de transistores de nanofolhas (ou nanolâminas) de silício que permitirão chips de 5 nanômetros (nm).Os detalhes do processo serão apresentados na conferência “2017 Symposia on VLSI Technology and Circuits” em Kyoto, a ser realizada no Japão.

Em menos de dois anos desde o desenvolvimento de um chip de teste com circuitos de 7nm e contendo 20 bilhões de transistores, pesquisadores trabalhando para as três organizações informam terem conseguido abrir caminho para 30 bilhões de transistores em um chip do tamanho de uma unha.

O cientista da IBM Research, Nicolas Loubet, segura uma “bolacha” de chips com transistores da tecnologia de nanolâminas de silício de 5nm fabricados usando um processo de fabricação inovador, que pode oferecer aprimoramento de desempenho de 40 por cento em energia fixa ou 75 por cento de economia de energia no desempenho correspondente. Crédito: Connie Zhou
O cientista da IBM Research, Nicolas Loubet, segura uma “bolacha” de chips com transistores da tecnologia de nanolâminas de silício de 5nm fabricados usando um processo de fabricação inovador, que pode oferecer aprimoramento de desempenho de 40 por cento em energia fixa ou 75 por cento de economia de energia no desempenho correspondente. Crédito: Connie Zhou

Um aumento no desempenho de chips e processadores poderá ajudar a acelerar a computação cognitiva, a Internet das coisas (IoT), inteligência artificial, realidade artificial e várias aplicações intensivas de dados da nuvem. A economia de energia também pode significar que as baterias em smartphone e outros dispositivos móveis podem durar duas a três vezes mais do que os dispositivos atuais.

Cientistas que trabalham como parte da Research Alliance, que congrega pesquisadores das três empresas e é liderada pela IBM, no Instituto SUNY de Faculdades Politécnicas de Ciências de Nanoescala e Engenharia, em Albany, no estado de Nova Iorque, acreditam terem alcançado o avanço usando pilhas de nanolâminas de silício como estrutura do dispositivo transistor, em vez do padrão da arquitetura FinFET (o transistor 3D), que é o modelo para a indústria de semicondutores que usam a tecnologia de 7nm.

“Para atender os negócios e as demandas da sociedade em relação à computação cognitiva e à computação em nuvem nos próximos anos, o avanço na tecnologia de semicondutores é essencial”, disse Arvind Krishna, vice-presidente sênior da Hybrid Cloud e diretor da IBM Research, em um comunicado da IBM. “É por isso que a IBM busca agressivamente novas e diferentes arquiteturas e materiais que impulsionam os limites desta indústria, e os traz ao mercado em tecnologias como mainframes em nossos sistemas cognitivos”.

Os cientistas da IBM no Complexo NanoTech da SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering, em Albany, estado de Nova Iorque, preparam pastilhas de teste com transistores de nanofolhas de silício de 5nm, carregados nos FOUP’s (FOUP – Front Opening Unified Pod ou, em tradução livre, cartucho unificado de abertura frontal), para testar o processo de construção de alta tecnologia de transistores de 5nm usando nanofolhas de silício. Crédito: Connie Zhou
Os cientistas da IBM no Complexo NanoTech da SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering, em Albany, estado de Nova Iorque, preparam pastilhas de teste com transistores de nanofolhas de silício de 5nm, carregados nos FOUP’s (FOUP – Front Opening Unified Pod ou, em tradução livre, cartucho unificado de abertura frontal), para testar o processo de construção de alta tecnologia de transistores de 5nm usando nanofolhas de silício. Crédito: Connie Zhou

A demonstração do transistor de nanolâminas de silício, conforme detalhado no artigo da Research Alliance intitulado “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET”, e publicado pela VLSI, provaria que os chips de 5nm são possíveis, mais poderosos e não muito distantes no futuro.

Comparado com a tecnologia de ponta de 10nm disponível no mercado, uma tecnologia de 5nm baseada em nanolâminas, segundo o comunicado da IBM, pode oferecer aprimoramento de desempenho de 40 por cento a mais com o mesmo nível de energia do chip anterior, ou 75 por cento de economia de energia em desempenho correspondente ao do chip de 10nm. Esta melhoria permite um impulso significativo para atender as demandas futuras de sistemas de inteligência artificial (AI), realidade virtual e dispositivos móveis.

Construindo novos transistores

“Este anúncio é o último exemplo da pesquisa de ponta mundial que continua a emergir de nossa inovadora parceria público-privada em Nova York”, disse Gary Patton, diretor de tecnologia e diretor de R&D (Research and Development) mundial na Globalfoundries. “À medida que avançamos na comercialização de 7nm em 2018 em nossa fábrica Fab 8, buscamos ativamente as tecnologias de próxima geração a 5nm e além para manter a liderança tecnológica e permitir que nossos clientes produzam uma geração menor, mais rápida e econômica de semicondutores”, de acordo com o press release.

Foto: uma varredura do transistor de 5nm da IBM Research Alliance, construído usando um processo de ponta para empilhar nanofolhas de silício como estrutura do dispositivo – alcançando uma escala de 30 bilhões de transistores em um chip do tamanho de uma unha – que proporcionará melhorias no desempenho dos chips de 10nm no mercado hoje. Crédito: IBM
Foto: uma varredura do transistor de 5nm da IBM Research Alliance, construído usando um processo de ponta para empilhar nanofolhas de silício como estrutura do dispositivo – alcançando uma escala de 30 bilhões de transistores em um chip do tamanho de uma unha – que proporcionará melhorias no desempenho dos chips de 10nm no mercado hoje. Crédito: IBM

“A IBM Research explorou a tecnologia de semicondutores “nanosheet por mais de 10 anos. Este trabalho é o primeiro na indústria a demonstrar a viabilidade de projetar e fabricar dispositivos de nanofolhas empilhados com propriedades elétricas superiores à arquitetura finFET”, informou a companhia.

Esta mesma abordagem de litografia ultravioleta extrema (EUV) usada para produzir o circuito de teste de 7nm e seus 20 bilhões de transistores foram aplicados na arquitetura do transistor de 5nm. Usando a litografia EUV, a largura das nanolâminas pode ser ajustada continuamente, tudo dentro de um único processo de fabricação ou design de chips. Esta capacidade de ajuste permite o aperfeiçoamento de desempenho e potência para circuitos específicos – algo que não é possível com a produção da arquitetura de transistores finFET de hoje, limitada por causa da altura de sua aleta condutora. Portanto, enquanto teoricamente os chips finFET podem ser dimensionados para 5nm, simplesmente reduzir a quantidade de espaço entre as aletas não proporciona fluxo de corrente maior para um desempenho adicional, o que significa que a simples redução na arquitetura não traria ganhos.

Diferentes arquiteturas de nanotransistores. Crédito: ArsTecnica
Diferentes arquiteturas de nanotransistores. Crédito: ArsTechnica.uk

“O anúncio de hoje promove a contínua colaboração do modelo público-privado com a IBM que está alavancando a liderança e a inovação da SUNY-Polytechnic, da Albany e do estado de Nova Iorque no desenvolvimento da nova próxima geração tecnologias”, disse o Dr. Bahgat Sammakia, presidente interino do Instituto Politécnico SUNY. “Acreditamos que possibilitar a construção do primeiro transistor de 5nm é um marco significativo para toda a indústria de semicondutores, pois continuamos a superar as limitações de nossas capacidades atuais. A parceria da SUNY Poly com a IBM e a Empire State Development é um exemplo perfeito de como a indústria, o governo e Academia podem colaborar com êxito e ter um impacto amplo e positivo na sociedade “, escreveu a IBM Research na sua nota à imprensa.

O chip de 5nm usa um transistor “gate-all-around” (GAAFET), com o material do controlador da corrente elétrica do transistor (o “gate”) enrolado em torno de um trio de nanolâminas de silício horizontal, em comparação com o design do chip de aleta vertical finFET que é usado no atual estágio dos chips. A IBM afirma que o finFET poderia reduzir até 5nm, mas há um limite de desempenho nesse projeto devido aos limites do fluxo de corrente através das minúsculas aletas nessa escala. De certa forma, a arquitetura do gate-all-around é mais simples do que o finFET, e provavelmente pode ser reduzida abaixo de 3nm, de acordo com a Ars Technica.

Os GAAFETs são a próxima evolução da arquitetura finFETs tri-gate: os finFETs, que atualmente são usados para a maioria dos projetos de chips de 22nm e abaixo disso, provavelmente ficarão limitados em torno de 7nm; os GAAFETs podem ir até 3nm, especialmente quando combinados com litografia ultravioleta extrema (EUV). Atualmente ninguém sabe realmente o que vem depois de 3nm.

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